ID do artigo: 000086758 Tipo de conteúdo: Solução de problemas Última revisão: 01/03/2021

Por que as Interfaces de memória externa Intel® FPGA IP um erro de compilação de ajuste quando uma via de E/S não tem todos os 12 pinos conectados?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • Interfaces de memória externa Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode encontrar um erro de compilação de ajuste no software Intel® Quartus® Prime se as Interfaces de memória externa Intel Arria® 10 FPGA IP ou interfaces de memória externa Intel Cyclone® 10 GX FPGA IP tiver um grupo DQ colocado em uma faixa de E/S que contém pinos de E/S FPGA de E/S desembanjados.

    Resolução

    Para resolver este problema, você precisa garantir que as Interfaces de memória externa Intel® Arria® 1 FPGA 0 interfaces IP ou de memória externa Intel® Cyclone® 10 GX FPGA IP sejam colocadas em uma faixa de E/S onde todos os 12 pinos estão conectados.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGA Intel® Cyclone® 10 GX
    FPGAs Intel® Arria® 10 e FPGAs SoC

    Isenção de responsabilidade

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