Intel Stratix 10 modelos de FPGA IBIS gerados com padrão de E/S de DSSTL12, DPOD12, SAÍDA POD12 ou SSTL12 e terminação de Rs com configurações de E/S pré-ênfase sempre mostram comportamento de pré-ênfase "ON", independentemente das configurações de E/S.
Isso é devido a um bug no software Intel® Quartus® Prime Pro Edition versão 17.1.
Um patch está disponível para corrigir este problema para o software Intel® Quartus® Prime Pro Edition versão 17.1. Baixe e instale o patch 0.25 a partir dos seguintes links: