ID do artigo: 000086767 Tipo de conteúdo: Solução de problemas Última revisão: 12/08/2021

Por que a contagem de ciclos ociosos do gerador de tráfego EMIF 2.0 e o contador de loop ocioso têm uma incompatibilidade?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfaces de memória externa Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 20.4 e anterior, o número de ciclos ociosos entre loops sucessivos no GERADOR de tráfego EMIF 2.0 (TG2) não é igual ao contador ocioso de loop quando o número de leituras ou gravações é 1. Esse problema só ocorre quando o número de loops é maior que 2, pois a recarga do contador de loop ocioso é feita incorretamente. O número de ciclos ociosos entre loops é um a menos do que o contador de loop ocioso.

    Resolução

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 21.1.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs e FPGAs SoC Intel® Agilex™
    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

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