Você receberá esta mensagem de erro quando "gerar HDL" após o comutador de tensão de referência analógico-digital (ADC) do modo externo para o modo interno no Intel® MAX® 10 FPGA ADC modular de fonte única Intel® FPGA IP . Este problema é devido ao IP hw.tcl definir a faixa permitida de fonte de tensão de referência externa para um valor padrão de 0,0 a 2,5 V em vez de intervalo válido, permitida pelo dispositivo selecionado.
Este problema será corrigido na versão futura do software Intel® Quartus® Prime. Siga estas etapas para solução alternativa temporária quando o comutador de tensão de referência ADC do modo externo para o modo interno:
- Defina a tensão de referência ADC externa para 2,5 V e abaixo antes de mudar para o modo interno.
- Gere o HDL.
- Mude a tensão de referência da ADC para o modo interno.
- Gere o HDL novamente.