Em Intel® Arria® 10 dispositivos, a calibração inicial de fPLL pode falhar quando a opção 'Habilitar alinhamento de fase' estiver ativada quando o fPLL estiver no 'modo core'.
A razão para esse comportamento é que os contadores de saída C da fPLL não são liberados da reinicialização ao mesmo tempo que o contador M de feedback. A calibração inicial acontece após o contador de feedback ser lançado, mas antes dos contadores de saída. Assim, a calibração inicial falha, uma vez que "Habilitar o alinhamento de fase" usa o contador C1 como contador de feedback.
Para resolver isso, você precisa recalibrar o fPLL. Isso requer adicionar a porta de reconfiguração à fPLL e depois fazer leituras/gravações em locais de registro específicos usando as seguintes etapas:
- Modifique o design para habilitar a reconfiguração fPLL.
- Crie lógica no núcleo que faz o seguinte:
a) Gravar 0x1 bit [0] no endereço 0x126 do fPLL. Isso fará com que o fPLL selecione feedback interno
b ) Gravar 0x1 bits [1] no endereço 0x100 do fPLL e, em seguida, 0x01 para abordar 0x000 do fPLL para solicitar PreSICE para recalibrar o fPLL. A recalibração fPLL deve ser feita quando o feedback interno for selecionado.
c) Monitore o bit 1 do 0x280 do fPLL e aguarde até que o bit mude para 0x0. Isso indica que a recalibração está concluída.
d) Escreva 0x0 bit [0] no endereço 0x126 do fPLL. Isso faz com que o fPLL selecione o modo de compensação de feedback.
e) Monitore o sinal de bloqueio fPLL ou bit [0] do endereço 0x280 do fPLL e aguarde até que o fPLL trave
Essas etapas também são cobertas na seção Feedback pll e rede de clock em cascata no guia do usuário Arria® PHY do transceptor 10.