Devido a um problema no JTAG-Over-Protocol Intel® FPGA IP, usando o software Intel® Quartus® Prime Pro Edition versão 21.1 e 21.2, você pode ver uma mensagem de erro semelhante à seguinte ao gerar o código HDL com a opção Criar modelo de simulação= Verilog ou VHDL.
Erro: add_fileset_file: nenhum arquivo C:/intelFPGA_pro/21.1/ip/altera/sld/st/intel_st_debug_if/cadência/intel_st_dbg_if_csr_h.sv
durante a execução
"add_fileset_file $current_sim/intel_st_dbg_if_csr_h.sv SYSTEM_VERILOG PATH $current_sim/intel_st_dbg_if_csr_h.sv $attr"
(procedimento "add_rtl_files" linha 25)
invocado de dentro
"add_rtl_files sim"
(procedimento "sim_callback" linha 2)
invocado de dentro
"sim_callback intel_st_dbg_if_top"
Um patch está disponível para resolver este problema para o software Intel® Quartus® Prime Pro Edition versão 21.1 e 21.2. Baixe e instale o patch no link apropriado abaixo.
Baixe o patch Intel® Quartus® Prime Pro Edition 21.1 patch 0.40 para Windows (.exe)
Baixe o patch Intel® Quartus® Prime Pro Edition 21.1 patch 0.40 para Linux (.run)
Baixe o Readme para Intel® Quartus® Prime Pro Edition 21.1 Patch 0.40 (.txt)
Baixe o patch Intel® Quartus® Prime Pro Edition 21.2 patch 0.13 para Windows (.exe)
Baixe o patch Intel® Quartus® Prime Pro Edition 21.2 Patch 0.13 para Linux (.run)
Baixe o Readme para Intel® Quartus® Prime Pro Edition 21.2 patch 0.13 (.txt)
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 21.3.