Devido a um problema com o software Intel® Quartus® Prime versão 17.1 e anterior, o PLL Altera® pode não alternar a entrada do clock de referência ao usar o modo de comutação manual em dispositivos Arria® V, Cyclone® V e Stratix® V. Quando este problema ocorre, Altera PLL sempre seleciona um dos dois clocks de referência, independentemente do status do sinal extswitch.
Você pode saber se esse problema ocorre ou não a partir do relatório de ajuste. Consulte PLL Refclk Select em Resumo de uso de PLL no relatório de ajuste. Há a fonte de entrada do clock de referência PLL 0 e a fonte do clock de referência PLL 1. Se o problema ocorrer, o mesmo sinal de clock é conectado a ambos incorretamente. Se o problema não ocorrer, dois sinais de clock diferentes são conectados a eles, respectivamente.
A alteração dos locais de dois pinos de entrada de clock de referência pode resolver este problema:
- Troque dois locais de pino de entrada de clock de referência
- (Por exemplo) Ao conectar o sinal clock_a a entrada clk0 e o sinal clock_b à entrada clk1 atualmente, conecte o sinal clock_a à entrada clk1 e o sinal clock_b à entrada clk0
- Altere um ou dois locais de pino de entrada de clock de referência
- (Por exemplo) Ao conectar o sinal clock_a à entrada clk0 e ao sinal clock_b clk1 atualmente, conecte clock_b siganl à entrada clk3
Se essas soluções alternativas não melhorarem o problema ou você não conseguir alterar os locais dos pinos de entrada do clock de referência, faça uma solicitação de serviço através do mySupport.