Descrição
Clocks sem restrições podem ser relatados no relatório Timing Analyzer Clocks quando o clock de referência PLL é compartilhado em vários IPs EMIF Intel® Stratix® 10 porque o fio do clock de referência PLL é roteado para PLLs nãoutilizados na coluna de E/S e o Fitter reconhece esses como recursos de clock.
Por exemplo, você pode ver uma mensagem de clock sem restrições semelhante à mostrada abaixo.
emif_ddr4_1|emif_ddr4_1|arch|arch_inst|pll_inst|pll_inst~refclk_Duplicate_4~io48tilelvds_0/s43_0_0__ioclknet48_tile__ref_clk0.reg ; Base; Irrestrita;
Resolução
Você pode ignorar com segurança esses clocks sem restrições porque eles não são usados no design.