Devido a um problema no software Intel® Quartus® Prime versão 16.0 e posterior, você pode ver este erro ao aplicar FAST_INPUT_REGISTER ou FAST_OUTPUT_REGISTER ou FAST_OUTPUT_ENABLE_REGISTER para o seu design. A causa está em um processamento de derive_pll_clocks restrição.
Para evitar o erro, siga as etapas abaixo.
1: Comente qualquer restrição de "derive_pll_clocks" do arquivo SDC do usuário
2: Execute o quartus_fit -plan
3: Não comente qualquer restrição de "derive_pll_clocks" do arquivo SDC do usuário
4: Execute quartus_sta -s
4.1: execute project_open
4.2: execute create_timing_netlist -snapshot planejado (ou -post_map se na edição padrão)
4.3: Executar read_sdc
4.4 Executar write_sdc -expanded.sdc
Saída 4.5
5: Edite o expanded.sdc da etapa 4, remova todas as restrições set_clock_uncertainly de segurança
6: Edite o arquivo QSF e substitua o SDC original por expanded.sdc na etapa 5
7: Execute quartus_fit novamente
Este problema foi corrigido na versão 18.1 do software Intel® Quartus® Prime Pro edition.