Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 19.2 e anterior, o analisador de sincronização prime Intel® Quartus® ignorará as restrições de sincronização para o hard IP de Intel® Arria® 10/Cyclone® 10 para PCI Express* se você tiver uma instrução de geração usada no seu vhdl ou no código Verilog para criar o IP em seu design. Esse problema ocorre porque a instrução gerar criará um "\" como o caminho hierárquica que não é reconhecido pelos arquivos Intel Arria 10/Cyclone 10 Hard IP para PCI Express* SDC (Synopsys* Design Constraint).
Para resolver este problema, baixe o arquivo Hard IP Intel® Arria® 10/Cyclone® 10 para PCI Express* SDC e substitua o altera_pci_express.sdc em //altera_pcie_a10_hip/synth.
Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 19.3.