Descrição
Devido a um problema na versão 18.1 ou anterior do Software Quartus® Prime Standard Edition, você poderá ver esta mensagem de erro ao executar a simulação de nativelink no simulador Modelsim. Isso ocorre porque você tem um IP FIFO em seu projeto, e este IP não suporta simulação VHDL.
Resolução
Para contornar esse problema, altere o formato da netlist de saída de VHDL para Verilog HDL in:
Configurações de atribuição -> -> configurações de ferramentas Eda- > simulação de formato > para netlist de saída antes de executar a simulação de link nativa.