ID do artigo: 000086862 Tipo de conteúdo: Solução de problemas Última revisão: 18/06/2019

Por que os tempos de habilitação/desativação de saída para um barramento são o valor mínimo para todos os bits do barramento?

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 19.1, o Output Enable/Disable Times relata os atrasos mínimos em vez de exibir o valor máximo para bits de barramento. Este problema ocorre ao segmentar Intel® Stratix® 10 dispositivos.

Resolução

Para resolver este problema, expanda os bits de barramento de dados agregados e identifique manualmente o valor máximo de atraso.

Este problema foi corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 19.3.

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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