Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 18.1, você pode encontrar violações de distorção máxima ao compilar o projeto com o Signal Tap habilitado. Essas violações ocorrem em projetos destinados Intel® Arria® 10 dispositivos porque a restrição de sincronização gerada automaticamente em intel_signal_tap.sdc sobre restringir o atraso máximo para 1 ns.
Para resolver este problema, escreva uma restrição de set_max_delay a seguir para substituir a restrição de set_max_delay no intel_signal_tap.sdc gerado automaticamente:
set_max_delay -de [get_registers {auto_fab_0|alt_sld_fab_0|alt_sld_fab_0|auto_signaltap_top|sld_signaltap_inst|sld_signaltap_body|sld_signaltap_body|jtag_acq_clk_xing|intel_stp_status_bits_cdc_u1|stp_status_bits_in_reg[*]}] -, para [get_registers {auto_fab_0|alt_sld_fab_0|alt_sld_fab_0|auto_signaltap_top|sld_signaltap_inst|sld_signaltap_body|sld_signaltap_body|jtag_acq_clk_xing|intel_ stp_status_bits_cdc_u1|stp_status_bits_out[*]}] 30.000