Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 19.1 e no software Intel® Quartus® Prime Standard Edition versão 18.1, você pode ver que a frequência do clock de interface, a frequência do clock de referência PLL e a frequência do clock vcO do PHY Lite para interfaces paralelas Intel® Arria® 10 FPGA IP geradas é diferente da frequência de entrada do usuário. Ao realizar uma simulação de RTL, você verá que a frequência utilizada é a frequência de entrada do usuário em vez da frequência no relatório da compilação.
Por exemplo,
Para evitar o erro de arredondamento na simulação de RTL, as frequências são arredondadas até o número ainda mais próximo para que cada borda do clock seja alinhada durante a simulação. No entanto, no hardware real, a frequência será a frequência no Relatório de compilação.