Devido a® um problema nas versões do software Intel® Quartus® Prime Pro 19.1 e anteriores, um projeto Intel Stratix sistema de processador rígido (HPS) 10 pode falhar na configuração do dispositivo. O projeto pode passar incorretamente a compilação com uma colocação inválida de pinos do clock de referência HPS EMIF IP PLL e do pino RZQ.
Na interface Intel® Stratix® EMIF de 10 HPS, o clock de referência PLL e o pino RZQ devem ser colocados no banco de IO 2M com os sinais de endereço e comando. FPGA a configuração falhará se essa restrição de pinout não for seguida.
Este problema é corrigido começando com o software Intel® Quartus® Prime Pro Edition versão 19.2 relatando um erro durante a compilação, se os requisitos de colocação do pino não estiverem seguidos. Consulte o Guia do usuário de interfaces de memória externa Intel Stratix 10 FPGA IP para obter mais informações sobre as restrições de colocação de pinos EMIF do HPS.
Se você tiver um design que está passando por uma configuração de dispositivo FPGA em um lançamento anterior ao software Intel® Quartus® Prime Pro Edition versão 19.2, que falha na compilação na versão 19.2 do Software Prime Pro Edition do Intel® Quartus®, então você não precisará alterar o design do HPS EMIF, mas precisará de uma solução alternativa.
Entre em contato com a Intel para obter mais detalhes.