ID do artigo: 000086929 Tipo de conteúdo: Solução de problemas Última revisão: 05/06/2018

Por que a configuração Intel® Arria® 10 ou Intel Stratix 10 DQ/DQS x4 não segue a® documentação de colocação de pinos e a® visão dos pinos DQ/DQS no Intel Quartus Prime Pin Planner?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Interfaces de memória externa Intel® Arria® 10 FPGA IP
    Interfaces de memória externa Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Quando o IP EMIF é configurado como DDR3 ou DDR4 com grupos DQ/DQS x4, o Quartus® Prime pode atribuir pinos DQ automaticamente a locais de fixação que não seguem os grupos DQ/DQS x4 definidos nos arquivos de pin-out do dispositivo.

Resolução

Na arquitetura de E/S Intel® Arria® 10 ou Intel Stratix® 10 para configuração de DQ/DQS x4, é legal atribuir um pino DQ a qualquer local de E/S DQ dentro de uma via de E/S x12.

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Este artigo aplica-se a 2 produtos

FPGAs Intel® Arria® 10 e FPGAs SoC
FPGAs Intel® Stratix® 10 e FPGAs SoC

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