ID do artigo: 000086932 Tipo de conteúdo: Solução de problemas Última revisão: 14/11/2018

Por que o MAX® 10 DDR2 não mem_odt a alternância de sinal durante a calibração na simulação RTL e na operação de hardware?

Ambiente

    Intel® Quartus® Prime Lite Edition
    Intel® Quartus® Prime Standard Edition
    Controlador SDRAM DDR2 com UniPHY Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Devido a um problema com o 10 DDR2 IP MAX®, o sinal mem_odt não alterna durante a calibração. Embora este seja um comportamento incorreto para o sinal mem_odt durante a calibração, não há impacto funcional na interface DDR2.

Após a calibração, o mem_odt de sinal é conforme esperado durante as transações de gravação de memória.

Resolução

Este problema está programado para ser corrigido na versão Quartus® Prime Standard 19.1.

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FPGAs Intel® MAX® 10

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