ID do artigo: 000086944 Tipo de conteúdo: Solução de problemas Última revisão: 31/01/2018

Por que as Intel® Stratix® de 10 interfaces de memória externa DDR4 IP mostram violações mínimas de pulso nos clocks wf_clk no analisador de sincronização Intel Quartus® Prime?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Interfaces de memória externa Intel® Stratix® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro versão 17.1.1, você pode ver violações de sincronização de largura de pulso mínima associadas aos clocks wf_clk_ no relatório Intel Quartus Compilation TimeQuest® de um projeto que implementa o Intel Stratix 10 Interfaces de memória externa DDR4 IP.

    Um exemplo de violação de sincronização de largura de pulso mínima do projeto de projeto de exemplo Intel Stratix 10 DDR4 é emif_s10_0|emif_s10_0_wf_clk_3 com uma falha de folga de -0,058.

    Resolução

    As violações wf_clk largura mínima do pulso do clock podem ser ignoradas.
    Este problema está programado para ser corrigido em uma versão futura do software Intel Quartus Prime Pro.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

    Isenção de responsabilidade

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