ID do artigo: 000086977 Tipo de conteúdo: Solução de problemas Última revisão: 04/11/2013

Atualização da especificação de frequência máxima em EMIF para Stratix V

Ambiente

  • Intel® Quartus® II Subscription Edition
  • Simulação
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Este problema afeta os produtos DDR2 e DDR3.

    Interfaces DDR2 e DDR3 em Stratix dispositivos V podem ter dificuldade alcançando o encerramento do tempo em determinadas frequências máximas.

    Resolução

    A solução alternativa para este problema é aplicar o adequado solução para sua configuração, conforme descrito abaixo:

    • Para Stratix de velocidade V, -C1/-C2 dispositivo interfacing com um DIMM DDR2 SDRAM em um slot quádruplo e duplo configuração, usando controlador suave a meia-taxa e uma frequência especificação de 400 MHz: Atualize o componente DDR2 DDR2 de 400 MHz para um componente DDR2 SDRAM de 533 MHz para atingir a frequência máxima especificada.
    • Para Stratix dispositivo de velocidade V, -C1/-C2 interfacing com um componente SDRAM DDR2 em uma configuração selecionada de 2 chips, usando controlador suave a meia-taxa e uma especificação de frequência de 400 Mhz: Atualize o componente DDR2 DDR2 de 400 MHz para um componente DDR2 SDRAM de 533 MHz para atingir a frequência máxima especificada.

    Este problema não será corrigido.

    As soluções para especificações de frequência máxima serão atualizado em uma versão futura da especificação de interface de memória externa Estimador.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs Arria® V e FPGAs SoC
    FPGAs Cyclone® V e FPGAs SoC

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