Ao usar um controlador DDR4 de Intel® Arria® de 10 FPGA de 10 FPGA no software Quartus® II versão 14.1, você pode encontrar o atraso do comando CAS_n para CAS_n para diferentes grupos bancários não atender à configuração do parâmetro tCCD_S na gui gui do controlador DDR4 Intel Arria 10 Intel® FPGA IP DDR4. Por exemplo, você pode definir tCCD_S como 4 na GUI, mas a forma de onda de simulação mostra um 8. Isso resulta em lacunas entre transações de leitura ou gravação consecutivas.
Como solução alternativa, você pode alterar os seguintes parâmetros:
De:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG (2),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG (2),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG (2),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG (2),
Para:
. SEC_HMC_CFG_RD_TO_RD_DIFF_BG (1),
. PRI_HMC_CFG_RD_TO_RD_DIFF_BG (1),
. SEC_HMC_CFG_WR_TO_WR_DIFF_BG (1),
. PRI_HMC_CFG_WR_TO_WR_DIFF_BG (1),
Esses parâmetros existem nos seguintes arquivos para fins de síntese ou simulação:
- /emif__example_design/sim/altera_emif_/sim/ ed_sim_altera_emif__*.v
- /emif__example_design/qii/altera_emif_/synth/ed_synth_altera_emif__*.v
- //altera_emif_/synth/_altera_emif__*.v
- //altera_emif_/sim/_altera_emif__*.v
Este problema está programado para ser corrigido em uma versão futura do software Quartus II.