Devido à limitação de acesso da porta JTAG após a configuração em dispositivos Stratix V ES, você pode ver este erro ao tentar executar a depuração no chip com o Analisador lógico SignalTap™ II.
Esta limitação é fixa em dispositivos Stratix de produção V. Consulte a planilha e as diretrizes erratas para dispositivos Stratix V ES (PDF).