Descrição
Devido a um problema no software Quartus® II versão 11.0 e posterior, você pode ver um erro fatal durante a síntese se o seu código HDL Verilog contiver uma avaliação de largura de porta onde o MSB ou o LSB resulta em um número negativo. O código de exemplo a seguir gerará este erro fatal.
parameter ADDR_WIDTH = 0;
input [ ADDR_WIDTH-1:0] address;
Resolução
Para resolver este problema, não crie portas com uma MSB negativa ou LSB.
Uma versão futura do software Quartus II é programada para relatar uma mensagem de erro descrevendo o problema em vez de produzir um erro fatal.