ID do artigo: 000087077 Tipo de conteúdo: Solução de problemas Última revisão: 26/09/2011

Erro de relatório de ajuste Quartus II quando o clock gerado por PLL de 67,5 MHz é usado em dispositivos Stratix GX

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

O Fitter Quartus II relata um erro ao usar o PLL gerado entradas de clock de frequência de 67,5 MHz na segmentação SDI-SD MegaCore Stratix GX.

Este problema afeta todas as funções Stratix GX SDI-SD MegaCore com entradas de clock geradas por PLL de frequência de 67,5 MHz.

O design não pode ser instalado no dispositivo.

Resolução

Defina o clock de entrada para frequência de 29,7 MHz para que o PLL gera a frequência do clock de saída para 74,25 MHz.

Este problema será corrigido em uma versão futura do SDI MegaCore Função.

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