ID do artigo: 000087101 Tipo de conteúdo: Mensagens de erro Última revisão: 09/06/2014

Aviso (332056): verificação cruzada pll encontrou configurações inconsistentes de clock PLL

Ambiente

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição Você pode encontrar o® aviso acima ao compilar o XAUI PHY IP usando o software Quartus® II versão 13.1 para dispositivos transceptor Arria V, Cyclone® V e Stratix® V. Isso ocorre devido a restrições de SDC ausentes para os clocks XAUI PHY IP.
    Resolução

    Para corrigir este problema, adicione as seguintes restrições de SDC para os clocks XAUI PHY IP antes de executar a compilação:

    create_clock -period -nome [get_ports pll_ref_clk]
    create_clock de <> -name [get_ports phy_mgmt_clk]
    derive_pll_clocks

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