Você pode ver este erro ao usar o Intel® FPGA IP PLL com dispositivos Stratix® V, Arria® V e Cyclone® V e especificando mudanças de fase para vários clocks de saída. O IP pode mostrar esse erro se uma ou mais configurações de mudança de fase não estiverem alcançadas. No entanto, ele também pode listar as configurações de mudança de fase real que também são inválidas.
Para obter as configurações de mudança de fase o mais próximo possível do que você deseja para várias frequências de clock de saída, use a opção Habilitação de saída física e insira manualmente os valores de contador M e N para obter uma frequência de VCO que permite que você alcance suas frequências de saída necessárias, bem como uma resolução de etapa de fase adequada.