ID do artigo: 000087146 Tipo de conteúdo: Solução de problemas Última revisão: 24/11/2011

O controlador SDRAM DDR2 e DDR3 com Guia do usuário UniPHY contém informações incorretas do clock

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

No guia do usuário, a tabela 6-1 contém a fase incorreta do clock informações para pll_mem_clk e pll_write_clk. Também a tabela 6-2 é inaplicável e deve ser ignorada.

Resolução

A fase correta é pll_mem_clk de 0° para interfaces com o modo de interface de nivelamento definido como Nivelamento, e -45° para interfaces com o modo de interface de nivelamento definido como Não-nível. O a fase correta para pll_write_clk é de 90° para interfaces com o modo de interface de nivelamento definido como Nivelamento, e -135° para interfaces com o modo de interface de nivelamento definido como Não nivelamento.

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