Problema crítico
A frequência é coreclkout
relatada incorretamente
para o Stratix V Hard IP para PCI Express IP Core quando o ATX PLL
é usado em dispositivos Da Geração 1. O software Quartus II relata uma frequência
para coreclkout
isso é metade da frequência real.
A solução alternativa é adicionar a seguinte restrição de projeto de sinopse
(SDC) para coreclkout:
create_clock -period [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
Por exemplo, se o TimeQuest relata um clock de 16 ns, o SDC é:
create_clock -period 8.000 [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]