ID do artigo: 000087203 Tipo de conteúdo: Solução de problemas Última revisão: 19/08/2013

Frequência do coreclkout relatado incorretamente para Stratix V Hard IP para PCI Express IP Core quando o PLL ATX é usado

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

A frequência é coreclkout relatada incorretamente para o Stratix V Hard IP para PCI Express IP Core quando o ATX PLL é usado em dispositivos Da Geração 1. O software Quartus II relata uma frequência para coreclkout isso é metade da frequência real.

Resolução

A solução alternativa é adicionar a seguinte restrição de projeto de sinopse (SDC) para coreclkout:

create_clock -period [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

Por exemplo, se o TimeQuest relata um clock de 16 ns, o SDC é:

create_clock -period 8.000 [get_pins {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]

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FPGAs Stratix® V

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