ID do artigo: 000087204 Tipo de conteúdo: Solução de problemas Última revisão: 24/11/2011

Para controlador SDRAM DDR2 e DDR3 com UniPHY, designs sem nivelamento falham em dispositivos Stratix V

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Se você atingir Stratix dispositivos V com um núcleo IP sem nivelamento, o design falha.

Resolução

Para resolver este problema, desabilite os pinos DM. O MegaWizard interface não suporta design sem nivelar a Stratix V dispositivos (a opção está desabilitada), mas você pode gerar uma Stratix Design V com nivelamento.

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FPGAs Stratix® V

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