ID do artigo: 000087213 Tipo de conteúdo: Solução de problemas Última revisão: 15/06/2020

Por que vejo violações de tempo de espera ao usar mais de uma instância de um transceptor de um dispositivo Stratix® 10 E-Tile IP? 

Ambiente

    Intel® Quartus® Prime Pro Edition
    Transceptor PHY nativo do bloco E Stratix® 10
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver violações de tempo de espera causadas por caminhos falsos não cortados ao usar mais de uma instância de um transceptor de dispositivo Stratix® 10 E-tile.

As violações de tempo de espera envolvem registros de AIB registradores com clock de duas instâncias independentes de IP do transceptor. Os IPs devem aplicar caminhos falsos entre vários canais dentro de um IP, mas você deve aplicar restrições de caminho falso SDC entre vários IP de transceptor.

Resolução

Para contornar esse problema, você pode aplicar set_false_path restrições no seu arquivo SDC de nível superior.

O exemplo abaixo demonstra como você pode aplicar um caminho falso entre dois nós de IP de transceptor não relacionado

Ignore Path:

set aib_tx_internal_div_reg_col [get_registers -nowarn nphy_instance_1.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~aib_tx_internal_div.reg]

set aib_fabric_transfer_clk_col [get_registers -nowarn nphy_instance_2.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~s2_6_0__aibadpt__aib_fabric_tx_transfer_clk.reg]

Próxima etapa: Definir caminho falso

set_false_path de aib_tx_internal_div_reg_col a aib_fabric_transfer_clk_col

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FPGAs Intel® Stratix® 10 e FPGAs SoC

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