ID do artigo: 000087213 Tipo de conteúdo: Solução de problemas Última revisão: 15/06/2020

Por que vejo violações de tempo de espera ao usar mais de uma instância de um dispositivo Intel® Stratix® 10 E-tile?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Você pode ver violações de tempo de espera causadas por caminhos falsos sem cortes ao usar mais de uma instância de um Intel Stratix 10 E-tile device IP.

    As violações de tempo de espera envolvem registros AIB com clock de duas instâncias de IP de transceptor independentes. Os IP's devem aplicar caminhos falsos entre vários canais dentro de um IP, mas você deve aplicar restrições de SDC de caminho falso entre múltiplos IP transceptor.

    Resolução

    Para resolver este problema, você pode aplicar set_false_path restrições no seu arquivo SDC de alto nível.

    O exemplo abaixo demonstra como você pode aplicar um caminho falso entre dois nós de IP de transceptor não relacionado

    Ignorar caminho:

    definir aib_tx_internal_div_reg_col [get_registers -nowarn nphy_instance_1.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~aib_tx_internal_div.reg]

    definir aib_fabric_transfer_clk_col [get_registers -nowarn nphy_instance_2.xcvr_client_inst|xcvr_native_s10_etile_0|g_xcvr_native_insts[0].ct3_xcvr_native_inst|inst_ct3_xcvr_channel|inst_ct1_hssi_pldadapt_tx~s2_6_0__aibadpt__aib_fabric_tx_transfer_clk.reg]

    Próxima etapa: Defina caminho falso

    set_false_path -de aib_tx_internal_div_reg_col a aib_fabric_transfer_clk_col

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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