ID do artigo: 000087343 Tipo de conteúdo: Solução de problemas Última revisão: 10/05/2017

Existe um problema conhecido no software Quartus Prime com a verificação da regra de E/S analógico-digital (ADC) no MAX 10 dispositivos?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Núcleo ADC modular Intel® FPGA IP
  • Núcleo ADC duplo modular Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Sim, devido a um problema nas versões do software Quartus® Prime 16.1.2 e anteriores, o dispositivo de ajuste não executa a regra física de restrição de E/S do Conversor Analógico-digital (ADC) baseada em verificação em MAX® 10 dispositivos.

    Essas regras definem o número de E/S (GPIO) de propósito geral permitido em um determinado banco com base na força da unidade de E/S, ao usar ADCs no design. Essas regras se baseiam no cálculo de ruído para analisar com precisão o impacto da colocação de E/S no desempenho da ADC.

    Solução alternativa

    Este problema é corrigido no software Quartus Prime versão 17.0

     

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    FPGAs Intel® MAX® 10

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