Ao usar o núcleo IP Intel® Stratix® 10 PCIe* no modo de porta raiz, o seguinte aviso de trava inferida será relatado durante a análise e síntese:
Aviso (13228): aviso verilog HDL ou VHDL em altera_pcie_s10_rp_reg.sv(368): trava inferida para a rede eop_cycles[3]
Este problema foi confirmado como um bug.
Não existe solução alternativa para este problema.
Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime.