ID do artigo: 000087360 Tipo de conteúdo: Solução de problemas Última revisão: 09/07/2018

Por que o Intel® Stratix® 10 PCIe* IP infere uma trava quando usado no modo de porta raiz?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-MM
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Ao usar o núcleo IP Intel® Stratix® 10 PCIe* no modo de porta raiz, o seguinte aviso de trava inferida será relatado durante a análise e síntese:

    Aviso (13228): aviso verilog HDL ou VHDL em altera_pcie_s10_rp_reg.sv(368): trava inferida para a rede eop_cycles[3]

    Este problema foi confirmado como um bug.

    Resolução

    Não existe solução alternativa para este problema.

    Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime.

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    Este artigo aplica-se a 1 produtos

    FPGAs Intel® Stratix® 10 e FPGAs SoC

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