ID do artigo: 000087550 Tipo de conteúdo: Solução de problemas Última revisão: 10/02/2023

Por que a minha sincronização se degrada após a implementação do clock baseado no nível do setor distribuído?

Ambiente

    Intel® Quartus® Prime Pro Edition
    Controle de clock Intel® Stratix® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O clock baseado no nível do setor distribuído Intel® Stratix® 10 ou Intel® Agilex™ 7 dispositivos resulta em uma restrição de hiper-retiming para qualquer caminho que cruze de um setor de clock para outro, o que pode resultar em degradação de desempenho. A gaagem de clock baseada no nível do setor distribuído não é, portanto, recomendada para domínios de clock de alta frequência ou para designs grandes, que são implementados em vários setores de clock e dependem do Hiper-Retiming.

Resolução

Esta restrição de hiper-retiming está programada para ser removida em uma versão futura do software Intel® Quartus® Prime Pro Edition.

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Este artigo aplica-se a 2 produtos

FPGAs Intel® Stratix® 10 e FPGAs SoC
FPGAs e FPGAs SoC Intel® Agilex™ 7

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