ID do artigo: 000087568 Tipo de conteúdo: Mensagens de erro Última revisão: 31/01/2023

Um aviso ocorre no analisador de sincronização ao usar o recurso Divisão de saída do clock do núcleo de controle Intel® FPGA IP clock

Ambiente

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O aviso a seguir aparece no analisador de sincronização ao usar o recurso Divisão de saída do clock do núcleo de controle de clock Intel® FPGA IP núcleo:

Filtro ignorado no _intelclkctrl_.sdc(293): |intelclkctrl_0|clkdiv_inst|clock_div1/2/4 não foi compatível com um pino

O aviso pode ocorrer quando as clock_div1x, clock_div2x ou clock_div4x estão habilitadas no núcleo IP, mas não estão fisicamente conectadas no seu design.

 

Resolução

Este aviso pode ser ignorado com segurança se o relógio não for intencionalmente inconnnected.

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Intel® Stratix®

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