ID do artigo: 000087618 Tipo de conteúdo: Mensagens de erro Última revisão: 09/01/2023

Erro: essai.xcvr_fpll_a10_0: não foi possível calcular uma frequência de clock de referência válida dada a frequência de saída desejada, largura de pma selecionada e fator de divisão de clock mcbg. Sua seleção de configuração de largura de ...

Ambiente

    Intel® Quartus® Prime Pro Edition
    fPLL Intel® Arria® 10 Cyclone® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode ver este erro no software Intel® Quartus® Prime ao implementar uma PLL fracionada (FPLL Intel® Arria®) de transceptor (XCVR) em 10 dispositivos com o PLL em cascata a jusante e o modo de operação definido como União de Compensação de Feedback na GUI de propriedade intelectual fPLL (IP).

Resolução

Para evitar este erro, consulte a ficha técnica do dispositivo Intel® Arria® 10 e certifique-se de que a frequência de entrada da fPLL está dentro da especificação fCASC_PFD mínima e máxima (Tabela 30) e a frequência de saída é igual ou superior à Frequência de saída suportada (Tabela 19).

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Este artigo aplica-se a 1 produtos

FPGAs Intel® Arria® 10 e FPGAs SoC

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