ID do artigo: 000087700 Tipo de conteúdo: Errata Última revisão: 18/04/2022

Por que o sinal o_rx_pcs_fully_aligned não é afirmado na minha simulação de Intel® FPGA Hard IP Ethernet F-Tile quando o IEEE 1588 PTP e FEC estão habilitados?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Devido a um problema no software Intel® Quartus® Prime Pro Edition v21.2, a Ethernet F-Tile Intel® FPGA Hard IP não configura o ambiente de simulação corretamente quando a configuração do PTP IEEE 1588 está habilitada e a configuração do modo FEC está configurada para qualquer outro valor diferente do 'Nenhum'. Como resultado, o sinal o_rx_pcs_fully_aligned não é afirmado e a simulação não consegue concluir a sequência de reinicialização do RX.

    Resolução

    Para resolver este problema no software Intel Quartus Prime Pro Edition v21.2, siga estas etapas:

    1. Adicione a seguinte opção de elaboração ao seu script de simulação:
      +define+SKIP_SIM_MODEL_LOG2_MRK
    2. Definir o seguinte caminho hierárquico para a instância ethernet F-Tile Intel FPGA Hard IP no testbench de simulação:
      'definir QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH __tiles.z1577a_

      Um. Como exemplo, consulte o seguinte caminho hierárquico: eth_f_hw__tiles.z1577a_x0_y166_n0

      B. O local pode ser encontrado no nome de arquivo do arquivo gerado associado, __z1577a_.mif, que pode ser encontrado em sua pasta de projeto após a execução da etapa 'Geração de lógica de suporte' no software prime pro edition do Intel Quartus.

      c. Como alternativa, o Chip Planner pode ser usado para encontrar o local de posicionamento da instância ethernet F-Tile Intel FPGA Hard IP instância. Este procedimento requer a execução da etapa "lugar" do Fitter antes de abrir o Chip Planner.

    3. Defina o LOG2_MRK de parâmetros no testbench de simulação.

    Um. Para configurações Intel FPGA Hard IP Ethernet 25G e 100G F-Tile:
        defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 5;

    B. Para configurações ethernet Intel FPGA Hard IP 50G, 200G e 400G F- Tile:
       defparam 'QUARTUS_TOP_LEVEL_ENTITY_INSTANCE_PATH.z1577a.z1577a_inst.u_e400g_top.u_e400g_lphy. LOG2_MRK = 6;

     

    Nota 1:

    Para um exemplo de como implementar essa solução alternativa, consulte o F-Tile Ethernet Intel Hard IP com IEEE 1588 PTP + Exemplo de simulação de FEC. As alterações descritas nesta solução alternativa podem ser encontradas nos seguintes arquivos:

    O script de simulação VCS* e VCS MX* pode ser encontrado no seguinte caminho:

    /example_testbench/run_vcs.sh

    O script de simulação ModelSim* e Questa* pode ser encontrado no seguinte caminho:

    /example_testbench/run_vsim.do

    O arquivo testbench de simulação pode ser encontrado no seguinte caminho:

    /example_testbench/basic_avl_tb_top.sv

    O arquivo quartus __z1577a_.mif pode ser encontrado no seguinte caminho:

    /hardware_test_design/__z1577a_.mif

     

    O exemplo de design ethernet F-Tile Intel FPGA Hard IP IEEE 1588 PTP, por padrão, define o destino para x0_y0_n0 no kit de teste de simulação. No design do sistema em que o x0_y0_n0 de x0_y0_n0 não existe ou não é a Tile selecionada, o valor definido no testbench deve ser modificado manualmente.

     

    Nota 2:

    O valor padrão do parâmetro LOG2_MRK é definido como 4 para as variantes ethernet F-Tile Intel FPGA Hard IP sem o PTP e FEC IEEE 1588 habilitados.

    O Intel Quartus Prime Pro Edition v21.2 suporta apenas um único valor LOG2_MRK parâmetro para uma Tile F inteira. Ao trabalhar com um design com várias instâncias do Intel FPGA Hard IP Ethernet F-Tile que exigem diferentes valores de LOG2_MRK, colocados em uma única Tile F, a simulação precisará ser repetida para cada valor LOG2_MRK capturando os resultados das instâncias ethernet Intel FPGA Hard IP F para as quais o parâmetro LOG2_MRK foi definido corretamente.

    As instâncias ethernet F-Tile Intel FPGA Hard IP com o valor LOG2_MRK parâmetro errado não funcionarão conforme o esperado.

     

    Nota 3:

    Para simular um projeto de sistema de vários blocos, certifique-se de que os passos 2 e 3 da solução alternativa são implementados apenas para a Tile associada à Ethernet F-Tile Intel FPGA Hard IP(s) com o PTP e FEC IEEE 1588 habilitados.

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 22.1.

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