No Software Quartus® Prime Pro Edition v21.3 e anterior, você pode ver esse erro ao compilar projetos que incluem o LVDS SERDES FPGA IP no modo de loop de bloqueio de fase (PLL) externo.
Esse erro ocorre quando o LVDS SERDES FPGA IP está listado acima do IOPLL FPGA IP no Arquivo de Configurações do Quartus® (QSF).
Para evitar esse erro, certifique-se de que o IOPLL FPGA IP esteja listado acima do LVDS SERDES FPGA IP no Arquivo de Configurações do Quartus® (QSF).
Uma mensagem de erro mais útil está programada para ser adicionada a uma versão futura do software Quartus® Prime Pro Edition.