Por que o F-Tile PMA/FEC Direct PHY Intel® FPGA IP falha na geração lógica quando o parâmetro IP "Enable TX FGT PLL fractional mode"® está habilitado para Intel Agilex série I FPGAs no software Intel® Quartus® Prime Pro Edition versão 21.2?

Devido a um problema no software Intel® Quartus® Prime Pro Edition versão 21.2, o parâmetro F-Tile PMA/FEC Direct PHY Intel® FPGA IP pode falhar na geração lógica quando o parâmetro Enable TX FGT phase-locked loop (PLL) modo fracionado de propriedade intelectual (IP)® estiver habilitado para Intel Agilex série I FPGAs.

Quando o parâmetro IP do modo fracional Enable TX FGT PLL estiver habilitado, o software Intel® Quartus® Prime Pro Edition executa uma validação incorreta usando a frequência do clock de referência do modo inteiro em vez da frequência do clock de referência do modo fracionado.

Quando este problema ocorrer, você poderá ver a seguinte mensagem de erro:

Erro(22465): frequência de clock de referência da porta IP '|directphy_f_0|tx_pll_refclk_link[0]' (148.500000 MHz) não corresponde à frequência do clock de referência da porta IP do clock do sistema "|systemclk_f_0|out_refclk_fgt_4" (140,000000 MHz).

Este problema não é visto quando a frequência do clock de referência do modo inteiro é a mesma da frequência do clock de referência do modo fracionada.

Você pode resolver este problema com as seguintes opções:

Opção 1:

1. Atualize seu design para o software Intel Quartus Prime Pro Edition versão 21.3 ou mais recente.
2. Regenere seu F-Tile PMA/FEC Direct PHY Intel® FPGA IP.

Opção 2:

1. No software Intel® Quartus® Prime Pro Edition versão 21.2, abra o arquivo F-Tile PMA/FEC Direct Intel® FPGA IP arquivo .ip gerado.
2. Altere o valor fgt_tx_pll_refclk_freq_mhz (clock de referência do modo inteiro pll do FGT TX) para corresponder à frequência de modo fracionada necessária.  Um exemplo mostrado abaixo muda para 140 MHz.

766
767 fgt_tx_pll_refclk_freq_mhz
768 TX FGT PLL frequência do clock do modo inteiro de referência do modo inteiro
769 140.00000/ipxact:valor>
770
771
772 fgt_tx_pll_refclk_freq_itxt
773 TX FGT PLL frequência do clock de referência do modo fracional
774 140.0

Opção 3:

1. Altere temporariamente a taxa de dados do F-Tile PMA/FEC Direct Intel FPGA IP para que a frequência de clock de referência do modo inteiro pll do TX FGT desejada possa ser escolhida. Por exemplo, uma taxa de dados de 14.000 Mbps permite uma frequência de clock de referência de 140 MHz no modo inteiro.
2. Mude o modo PLL do FGT TX para fracionável.
3. Mude a taxa de dados de volta para a taxa de dados desejada, por exemplo, 11.880 Mbps.
4. Insira novamente a frequência do clock de referência fracionada do modo fracional de 140 MHz TX FGT PLL desejada.

Este fluxo garante que as frequências fracionais e inteiras do modo FGT PLL da TX geradas pelo F-Tile PMA/FEC Direct PHY Intel® FPGA IP sejam as mesmas.

Este problema é corrigido a partir do software Intel® Quartus® Prime Pro Edition versão 21.4.