Devido a um problema no software Intel® Quartus® Prime Standard Edition versão 20.1 e anterior, você pode descobrir que os parênteses são removidos quando você cria um símbolo do seu arquivo Verilog HDL/VHDL. Isso porque, durante a síntese, o Intel® Quartus® Prime Standard Edition software faz a análise do código em uma string que não preserva os parênteses.
Um código de exemplo que pode resultar nesse problema:
exemplo de módulo#(
parâmetro inteiro parameter_1 = 4,
parâmetro inteiro parameter_2 =2,
parâmetro inteiro parameter_3 = 8
)
(
clk de entrada,
entrada rst,
lógica de saída [((parameter_1* (parameter_2 + parameter_3)) - 1) : 0] word_o);
Durante a síntese, word_o lógica de saída será analisar como a seguinte string no arquivo .bsf:
[parameter_1 * parameter_2 + parameter_3 - 1: 0]
Para resolver este problema, edite o símbolo gerado no arquivo de design do bloco usando um editor de texto para incluir os parênteses.
Este problema é corrigido a partir do software Intel® Quartus® Prime Standard Edition versão 21.1.