Descrição
Devido a um problema no software Quartus® Prime Pro Edition v21.3 e posteriores, os dispositivos FPGA Agilex™ 7 podem falhar ao configurar se um sinal de clock instável for aplicado ao PLL do sistema 0 ou ao SISTEMA PLL 2 durante a configuração do dispositivo.
Resolução
Para contornar esse problema, certifique-se de que os sinais de clock de referência do Sistema PLL 0 e PLL 2 do sistema F-Tile usados em seu projeto estejam corretos e estáveis antes do início da configuração do dispositivo.
Este problema está programado para ser corrigido em uma versão futura do software Quartus® Prime Pro Edition.