Descrição
Devido a um problema no software Intel® Quartus® Prime Pro Edition v21.3 e posterior, os dispositivos Intel Agilex 7 podem não configurar se um sinal de clock instável for aplicado ao sistema PLL 0 ou ao sistema PLL 2 durante a® configuração do dispositivo.
Resolução
Para resolver este problema, certifique-se de que os sinais de clock de referência PLL 0 e PLL 2 do sistema usados no seu design estejam corretos e estáveis antes da configuração do dispositivo começar.
Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.