Devido a um problema no Exemplo de design de IP Intel® Stratix® DisplayPort de 10 FPGAgerado com o Intel® Quartus® Prime Design Software versões 20.3 e anteriores, você pode observar falha no treinamento de link RX no HBR3 e no link down trains para HBR2.
Para resolver este problema no software Intel® Quartus® Prime Pro Edition versão 20.3 e anterior, siga as etapas:
1. Substitua. /rtl/rx_phy/rx_phy_top.v com rx_phy_top.v
2. Substitua. /rtl/tx_phy/tx_phy_top.v com tx_phy_top.v
3. Substitua ./rtl/bitec_reconfig_alt_s10.v por intel_reconfig_alt_s10.v
Este problema é corrigido no software Intel® Quartus® Prime Pro Edition versão 20.4 e posterior.