Devido ao recurso de frequência de ajuste automático do Intel® FPGA Download Cable II (anteriormente chamado de cabo de download do USB Blaster II), a frequência (TCK) é definida para 24 MHz após cada ciclo de alimentação Intel Agilex, mas a instância de design de exemplo de DDR4 FPGA DDR4 limita a frequência JTAG (TCK) a 16 MHz, fazendo com que a® instância de Fontes e Testes do sistema capture dados incorretos.
Para resolver este problema, defina O JTAG TCK para 16 MHz® antes de executar o teste de design Intel Agilex FPGA DDR4 IP. Após a configuração correta da frequência, você pode ignorar com segurança o seguinte aviso ao compilar seu projeto:
Aviso: o design de exemplo de IP da interface de memória externa está usando restrições de sincronização JTAG padrão do jtag_example.sdc. Para o comportamento correto do hardware, você deve revisar as restrições de tempo e garantir que elas reflitam com precisão a topologia e a velocidade do clock da JTAG.