O hdmi Intel® FPGA IP pode perder momentaneamente o bloqueio de vídeo quando usado em dispositivos de transceptor de Intel® Stratix® L ou H-Tile no software Intel® Quartus® Prime Pro Edition v21.3 e anteriormente, se sua fonte transmitir um padrão de clock de alta frequência quando ele não estiver transmitindo vídeo válido.
Os dispositivos de transceptor HDMI Intel FPGA IP de Intel® Stratix® 10 L ou H-Tile executam alinhamento de palavras no núcleo de malha HDMI Intel FPGA IP. O Intel® Stratix® transceptor nativo PHY IP de 10 L ou H não é destinado para dispositivos de Intel Stratix L ou H-Tile. Ele é configurado com um padrão de alinhamento de palavras 0xAAAAA que normalmente não deve estar presente em um fluxo de vídeo. No entanto, algumas fontes de vídeo de terceiros podem transmitir um padrão de clock ao não enviar tráfego de vídeo válido.
A ação combinada do transceptor nativo PHY IP de Intel Stratix 10 L ou H e do alinhador de texto hdmi Intel FPGA IP de malha central pode causar uma aquisição momentânea, perda e re-aquisição de trava de vídeo no hdmi Intel FPGA IP quando o sinal recebido transita de um padrão de clock para vídeo válido.
Para resolver este problema, configure o transceptor de texto nativo de Intel® Stratix® L ou H-Tile PHY IP no modo Bitslip e conecte a porta rx_bitslip a '0' para evitar que ela faça um alinhamento de palavra falsa. Você precisará editar o código de texto claro para adicionar a porta rx_bitslip e conectá-la a '0'.
Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.