Descrição
Devido a® um problema no software Intel® Quartus® Prime Pro Edition versão 21.3, você pode ver este erro interno ao compilar designs que visam Intel Agilex dispositivos e incluem o núcleo LVDS SERDES Intel FPGA IP núcleo. O erro ocorre quando um banco de E/S tem vários serdes LVDS Intel FPGA IP com diferentes sinais de reinicialização conectados ao bloco De alinhamento de fase do clock (CPA).
Resolução
Para resolver este problema, use um sinal de reinicialização para todos os blocos de CPA dentro do mesmo banco de E/S.
Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.