ID do artigo: 000088616 Tipo de conteúdo: Códigos de produtos e peças sobressalentes Última revisão: 01/12/2023

Erro (13452): erro de instanciação do módulo HDL Verilog em pll_hdmi_reconfig.v(35): o módulo "altera_pll_reconfig_top" não tem um parâmetro chamado "WAIT_FOR_LOCK".

Ambiente

    Intel® Quartus® Prime Pro Edition
    HDMI*
    DisplayPort*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na Intel® Quartus® Prime Pro Edition Software versão 21.3 e anterior, o erro abaixo será visto ao fundir o exemplo de projeto HDMI Intel® Arria® 10 FPGA IP e o exemplo de projeto displayPort Intel® Arria® 10 FPGA IP em um único projeto.

Erro (13452): erro de instanciação do módulo HDL Verilog em pll_hdmi_reconfig.v(35): o módulo "altera_pll_reconfig_top" não tem um parâmetro chamado "WAIT_FOR_LOCK".

Resolução

Para contornar esse problema nas versões atuais do software de projeto Intel® Quartus® Prime, substitua a opção de biblioteca de "altera_pll_reconfig_XXX" para "pll_hdmi_reconfig" no arquivo pll_hdmi_reconfig.qip .

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Este artigo aplica-se a 3 produtos

FPGAs Intel® Arria® 10 e FPGAs SoC
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