ID do artigo: 000088629 Tipo de conteúdo: Solução de problemas Última revisão: 23/11/2024

Por que a simulação é resultado da "demo_cfr" no DSP Builder para FPGAs incorreta?

Ambiente

    Intel® Quartus® Prime Pro Edition
    DSP Builder for Intel® FPGAs Edição Pro
    DSP Builder para FPGAs Intel® IPT-DSPBUILDER
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema com o DSP Builder para FPGAs no software Quartus® Prime Pro Edition v20.4, o arquivo .mdl simulink funciona apenas para uma combinação de destino de dispositivo/speedgrade/clock específico. Os resultados da simulação estarão errados com outras combinações.

Resolução

Para contornar esse problema, substitua o arquivo .mdl simulink antigo na demo_cfr pelo novo arquivo demo_cfr.mdl .

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