ID do artigo: 000088638 Tipo de conteúdo: Solução de problemas Última revisão: 16/12/2021

Por que o Intel® FPGA P-Tile Avalon® Streaming IP para PCI Express* Hard IP não usa os bytes de paridade da interface Avalon® Streaming TX?

Ambiente

  • Intel® Quartus® Prime Pro Edition
  • Intel® Stratix® 10 Hard IP para PCI Express* Avalon-ST
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    O Intel® FPGA P-Tile Avalon® Streaming IP para PCI Express* Hard IP gera automaticamente a paridade de byte para o recurso de proteção de paridade do barramento de dados. Os bytes de paridade fornecidos nos sinais abaixo não serão usados pelo Intel® FPGA P-Tile Avalon® Streaming IP para PCI Express* Hard IP para o recurso de proteção de paridade de barramento de dados.

     

    Nome dos sinais:

    tx_st_data_par_i

    tx_st_hdr_par_i

    tx_st_tlp_prfx_par

    Resolução

    Essas informações estão incluídas na versão 21.4 do Intel® FPGA P-Tile Avalon® Streaming IP para o Guia do usuário PCI Express*

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    Este artigo aplica-se a 2 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ série F
    FPGA Intel® Stratix® 10 DX

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