Devido a um problema no software Intel® Quartus® Prime Pro Edition v21.4 e anterior, o código HDL gerado pelo Platform Designer está incorreto quando uma porta de entrada de interface HDL SystemVerilog é encerrada.
Por exemplo, quando as seguintes configurações são aplicadas:
entrada do endereço add_interface_port avalon_slave 10
set_port_property endereço RESCISÃO verdadeira
set_port_property endereço TERMINATION_VALUE 0xFFFFF
O Platform Designer gerará o código HDL incorreto:
my_ip my_ip_0 (
.bus (my_ip_0_bus),
.endereço (10'b111111111)
);
atribua readdata = my_ip_0_bus.readdata;
atribuir my_ip_0_bus.address = endereço;
atribuir my_ip_0_bus.write = gravação;
atribua my_ip_0_bus.writedata = writedata;
Para resolver este problema, edite manualmente o arquivo HDL gerado (encontrado no arquivo <my_ip>/synth/<my_ip>.v):
my_ip my_ip_0 (
.bus (my_ip_0_bus),
.endereço (10'b111111111)
);
atribua readdata = my_ip_0_bus.readdata;
atribuir my_ip_0_bus.address = endereço;
atribuir my_ip_0_bus.write = gravação;
atribua my_ip_0_bus.writedata = writedata;
endereço de atribuição = 10'b111111111;
Este problema é corrigido começando com o software Intel® Quartus® Prime Pro Edition versão 22.1.