ID do artigo: 000088803 Tipo de conteúdo: Documentação e informações do produto Última revisão: 28/03/2023

Por que as® portas out_refclk_fgt e out_system_pll_clk dos clocks PLL de referência e sistema de Intel® FPGA IP F-Tile não alternam ao simular os IPs Intel Agilex 7 F-Tile FPGA PHY?

Ambiente

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    As portaso ut_refclk_fgt e out_system_pll_clk dos clocks PLL de referência e de sistema de bloco F Intel® FPGA IP não alternam na forma de onda de simulação. No entanto, Intel Agilex® 7 F-Tile FPGA IPs PHY ainda estão funcionais na simulação.

    Resolução

    No momento, não há nenhum plano para corrigir este problema.

    Produtos relacionados

    Este artigo aplica-se a 1 produtos

    FPGAs e FPGAs SoC Intel® Agilex™ 7

    Isenção de responsabilidade

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