Devido a um problema no software Intel® Quartus® Prime Pro edition versão 21.4, você pode ver este erro durante o estágio Tile Logic Generation (TLG) de uma compilação de reconfiguração parcial (RP). Este problema ocorre em projetos de RP que implementam reconfiguração® dinâmica de F-Tile e afeta apenas Intel Agilex designs.
Para resolver este problema, pule o estágio de TLG no compilado e vá diretamente para Análise e Síntese para o fluxo de implementação de RP.
Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.