Devido a® um problema nas versões 21.3 e 21.4 do software Intel® Quartus® Prime Pro Edition, os designs que contêm o F-Tile JESD204C Intel® FPGA IP usando Intel Agilex 7 dispositivos não passarão da fase de "Geração lógica de suporte" do software Intel® Quartus® Prime Pro Edition.
Este erro é encontrado quando a taxa de dados selecionada não é divisível por 64.
Para resolver este problema, escolha uma taxa de dados no IP JESD204C que é divisível por 64.
Se isso não for prático, selecione uma frequência de saída PLL do sistema usando a seguinte equação:
Frequência de saída PLL do sistema = (taxa de dados/32) * 2
A frequência de saída PLL do sistema resultante deve ser inferior ou igual a 1 GHz de acordo com a especificação pll do sistema.
Este problema está programado para ser corrigido em uma versão futura do software Intel® Quartus® Prime Pro Edition.